一文详解台积电7nm工艺

近日，台积电了公布Q2季度合并营收534.4亿元（2409.99亿新台币），其中7nm工艺的收入占了21%，10nm工艺占了3%，16nm工艺占了23%，28nm工艺占了18%，16nm及以下先进工艺占的营收比例达到了47%。

由此可见，台积电的业绩越来越依赖7nm先进工艺，这方面也受益于苹果、华为海思、高通等客户的7nm订单，其中苹果虽然因为iPhone销量下滑而趋于保守，但损失的订单正在由华为海思弥补，Q2季度中华为加大了对台积电的7nm工艺订单。

自2018年4月起，台积电开始批量生产其7纳米节点。从那时起，我们看到许多高端处理器利用这项技术，包括Apple A12和A12X，麒麟980，以及很快高通的Snapdragon 855和AMD ZEN 2。

7纳米

对于台积电而言，7纳米节点被认为是16纳米的全节点收缩。他们确实推出了一个10纳米的节点，但是台积电认为他们的10纳米节点是一个短命节点，并且打算成为7阶段的学习踏脚石。在很多方面，它可以与英特尔的10纳米和三星相媲美。7纳米节点。与他们自己的16纳米技术相比，7纳米提供了约35-40％的速度提升或65％的低功耗。

这是第四代FinFET，第五代HKMG，后栅极，双栅极氧化工艺。

1：第四代FinFET

2：第5代高K金属门

3：3.3x路由门密度

4：钴接触

5：关键层的SADP

对于7纳米工艺，继续使用深紫外（DUV）193nm ArF浸没式光刻。i193的局限性决定了该过程的一些设计规则，我们将很快展示。对于晶体管，栅极间距已经进一步缩小到57nm，然而，互连间距在40nm点处停止，以便在SADP点处保持图案化。我们想要指出的是，虽然在IEDM台积电报告稍微更具侵略性的音高，但本文中显示的数字是其标准单元格中使用的实际音高（以及您将在A12和SDM855中找到的实际音高）。

晶体管轮廓也得到了增强。与英特尔一样，台积电在沟槽触点处引入了钴填充物，取代了钨触点。这具有将该区域的电阻降低50％的效果。通过翅片间距/高度缩放实现了一些面积缩放和成本效益。继续缩放鳍片宽度可以为您提供更窄的通道，同时增加高度以保持良好的有效宽度，以改善短沟道特性和亚阈值斜率（即，改善的Ieff/ Ceff），但它也会降低整体寄生效应。请记住，总的来说，CV / I器件延迟仍然更好。

另一种可视化宽度和高度缩放效果的方法是通过有效宽度。在下图中，我们绘制了从TSMC 16纳米到当前7纳米节点的有效宽度。

为此工艺开发了不同的多Vt器件，Vt范围约为200 mV。

设计规则

设计规则经过精心设计，以保持双重模式。单个图案被进一步推到76纳米点。

细胞

台积电7纳米有两种版本 - 低功耗和高性能。那些细胞分别为240nm和300nm高。

Chi报告说，在他们自己的SoC上，高性能电池可以提供大约10-13％的有效驱动电流（I eff），尽管是以略微漏电的晶体管为代价。

致密的细胞来在约91.2 MTR /平方毫米，而密度较小的，高性能的电池，被计算出的在约65 MTR /平方毫米。

工艺密度比较

就实际晶体管占用而言，其尺寸与英特尔非常相似。然而，由于大量的单元级优化，英特尔的单元级密度提高了约10％。值得补充的是，英特尔的高性能电池也比台积电的7纳米HP电池更密集，其超高性能电池的密度约为1％。

SRAM

台积电在其7纳米节点上真正拥有的一件事就是它们的SRAM密度。在这里，7纳米高密度SRAM位单元为0.027μm，使其成为迄今为止报道的第二密度最高的单元。在当前的FinFET工艺中，位单元很大程度上是鳍量化的。由于具有强大的散射间距，台积电在其SRAM上具有非常好的扩展性。

根据SoC的一致性，由于TSMC 7nm SRAM的高密度，利用大量SRAM可能是有利的。在现代SoC，特别是移动SoC上，绝大多数晶体管都进入各种缓存。我们已经看到一些正在利用这一点的设计，例如AMD，它将L3尺寸从8 MiB增加到16 MiB。

SDM缩放

Qualcomm通常报告每代大约30％的面积缩放。使用7纳米节点，它也不例外。Chi报道称，7纳米使高通公司能够保持每代产品30％至35％的面积扩展。值得注意的是，SDM845并非由台积电制造，而是在三星的10纳米制程上制造。尽管如此，缩放是一致的。

性能

台积电报告在相同功率水平下速度提升高达40％，在相同速度下高达65％。

虽然这些数字代表了FO4 RO和简单栅极测量的最佳情况数，但真正的SoC优势将更低。高通公司提供了一张图表，比较了10（三星）和7纳米之间关键路径设计电路的功率和速度曲线。在Snapdragon 855的实际临界速度路径上，高通公司报告说，在相同功率下速度提高了10％，在相同速度下功率降低了35％。那些是非常可敬的数字。

第二代7nm

台积电还开发了第二代7nm工艺。这是一个使用相同设计规则和DUV的优化过程，与基于EUV的7nm +无关。该过程完全与第一代设计兼容，但享有额外的功率和性能增强。对于他们的第二代流程，台积电进行了一些额外的优化。

1：Fin配置文件优化

2：Epi优化

3：MOL阻力优化

4：FEOL电容

5：金属门优化

总而言之，据称第二代7nm工艺的性能提升了5％以上。此外，在相同的泄漏情况下，在高频率下，第二代7nm工艺将V min提高了50 mV。高通公司表示，第二代7纳米节点将用于其下一代蜂窝5G调制解调器，它将比第一代5G调制解调器提供2倍的峰值数据速率。