如何选择扇出型封装？

文︱MARK LAPEDUS

编译︱编辑部

芯片制造商、OSAT（外包半导体封装和测试）和研发组织正为了一系列应用开发下一代扇出型封装技术，但是整理新选择并找出正确解决方案将是一项很大的挑战。

为使芯片具有更高的性能和更多I/O，适用于计算、IoT、网络和智能手机等应用领域，扇出是先进封装集成一个或多个芯片的一种方法。在扇出的一个例子中，DRAM芯片堆叠在同一封装的逻辑芯片上。这就把存储和处理功能紧密结合，从而为系统提供更多带宽。

在半导体封装市场中，扇出并非唯一的先进封装类型，但与2.5D及其他封装技术相比，扇出确有优势。

Yole Development 分析师Stefan Chitoraga表示：“作为先进封装的一部分，扇出解决方案对提高设备性能和带宽变得至关重要且有效。” 根据Yole数据显示，总体而言，预计2021年，扇出型封装市场份额将从2020年的14.75亿美元增长至19.53亿美元。

图1：高性能计算封装的不同选择，基于中介层的2.5D vs扇出基板上晶片（FOCoS）

扇出型封装并非新技术。实际上，这项技术早在2005年前后已经存在。但直到2016年才受到关注，当时苹果在iPhone 7和后续手机中采用台积电（TSMC）扇出型封装。突然间，其他封装公司开发了大量新型各异的扇出型封装。如今，扇出型封装类型持续增加，导致在不同场景下选择合适的封装技术变得越来越困难。

每一个版本的扇出都有自己的一套权衡。扇出可以使用不同制造流开发，也可以制作在晶圆和面板上。

扇出型封装的采用率也在逐渐增长。过去，扇出型封装在一个明确定义领域内竞争，如今该技术正在向中端和高端市场扩展，并可能与其他形式的先进封装竞争。

半导体工程研究了计算、手机和网络等各种应用中最新的扇出技术，以及这些解决方案的适用范围。

封装类型

多年来，封装一直是半导体生态系统的重要组成部分。芯片制造商在晶圆厂处理晶圆后，晶圆上的裸片被切割并集成在封装中。封装将芯片密封集成，防止其受损坏。同时提供了从设备到电路板的电气连接。

封装有很多类型，每一种都面向特定的应用。根据互连类型细分，市场上的封装包括引线键合、倒装芯片、晶圆级封装（WLP）和硅通孔（TSV）。互连用于裸片间的连接。TSV的I/O数量最多，其次是WLP、倒装芯片和引线键合。

据TechSearch International显示，当今75%至80%的封装基于引线键合这项较为老旧的技术。焊线机使用细线将一个芯片缝合到另一个芯片或基板上。引线键合适用于低成本传统封装、中档封装和内存芯片堆叠。

方形扁平无引脚封装（QFN）和小型方块平面封装（QFP）是基于引线键合封装的两个示例。“我们看到对QFN封装的需求比以往任何时候都强烈。” QP Technologies销售和市场副总裁Rosie Medina表示。“它们被用于许多终端市场，例如医疗、商业和军用/航空。手持式设备、可穿戴设备和带有许多组件的电路板是该技术的主要应用。”

倒装芯片是另一种用于多种封装类型的互连技术，例如球栅阵列（BGA）。在倒装芯片中，芯片顶部形成了海量微小的铜凸点。随后将器件翻转并安装在单独芯片或电路板上。凸点落在铜焊点上，形成电气连接。

WLP是一种以类似晶圆的方式封装芯片的技术。扇出被认为是一种WLP技术。

2.5D/3D封装应用于高端系统。在2.5D/3D中，芯片堆叠或并排放置在包含TSV的中介层顶部。在一个示例中，FPGA和高宽带存储器（HBM）并排放在2.5D封装中。HBM是DRAM内存堆栈。

“硅通孔（TSV）是3D-IC的使能技术，为堆叠芯片提供电气连接。带有TSV的3D-IC技术主要优势在于能够为不同组件之间提供更短的互连，从而导致更低的阻容延迟和更小的器件占用空间。”联电(UMC)研究员Luke Hu在近期的IEEE电子元件和技术会议(ECTC)上的一篇论文中表示。其他人对论文的工作做出了贡献，该论文描述了TSV的绑定前认证过程。

2.5D/3D、扇出和相关技术被认为是解决一些问题的先进封装类型。例如，在系统中，数据在单独的处理器和电路板上的存储器件之间来回移动。但有时这种数据交换会导致延迟和能耗增加。解决问题的一种方法是将内存和处理器拉近，并将其集成到一个先进封装中。

还有其他应用程序。传统上，芯片制造商为优化设计开发出ASIC。然后，在ASIC的每个节点集成更多的功能。但这种方法在每个节点都变得越来越昂贵。

获得缩放优势的另一种方法是以新形式的先进封装组装复杂且不同的芯片，有时称为异构集成。

扇出流

同时，扇出型封装出现在2005年左右。当时，英飞凌开发了首批扇出技术之一。这种被称为嵌入式晶圆级球栅阵列（eWLB）的技术被用于安装英飞凌手机蜂窝基带芯片。

后来，英飞凌将eWLB技术授权给了三个OSAT——ASE、Namium and STATS。（2015年，JCET收购了STATS,而2017年Amkor收购了Nanium。）

随着时间的推移，封装公司开发了除eWLB之外不同类型的扇出。在所有情况下，扇出都不同于其他形式的先进封装，如2.5D/3D。扇出不需要昂贵的中介层，因此比2.5D/3D更便宜。

扇出也不同于传统封装，在传统封装中，晶圆上的芯片被切割后以这种或那种的形式组装在封装中。

相比之下，扇出是WLP类型，这意味着芯片以类似晶圆的形式封装。扇入型封装有时也称为芯片级封装（CSP），也是WLP类型。Lam Research公司工艺集成工程师Sandy Wen表示：“这种类型的封装可以制造出和原始芯片几乎相同尺寸的晶圆封装。”因此，经常使用基于WLP的封装来节省系统中电路板空间。

扇入和扇出都遵循相同的基本制造流程。首先，芯片在晶圆厂的晶圆上加工。然后，切割晶圆上的芯片。将芯片放置在基于环氧树脂模制化合物的晶圆上。这被称为重构晶圆。

然后，在聚合物层中的模制化合物上形成再分布层（RDL）。RDL是金属铜连接走线，将封装各个部分进行电气连接。RDL通过线和间距来衡量，线和间距是指金属走线的宽度和间距。

一旦这些过程完成，重构晶圆上的单个封装就会被切割。

图2：RDL基板底部的横截面

然而，扇入和扇出是不同的。RDL走线在扇入中向内布线。因此，扇入受到限制，最大可容许约200个I/O。

在扇出中，RDL走线可以向内布线，也可以向外布线，从而实现具有更多I/O的更薄封装。“在扇出中，你可以扩展封装的可用面积。”日月光（ASE）高级工程总监John Hunt表示。“通常，I/O是指那些将信号和/或电源和接地点接入封装或从封装中引出的引脚。”

多年来，扇出已转向具有更细线宽和间距的RDL。“随着系统复杂性的增加，以及将大型、多I/O芯片异构集成到一个封装中，互连所需重新分布走线的数量呈指数级增长。为了将所有这些互连走线安装在封装内，我们需要缩小线宽和间距。”Hunt说。

五年前，扇出封装由12μm线宽和12μm间距(12μm/12μm)的RDL组成。“10μm/10μm现在很常见。” Amkor高级封装开发和集成副总裁 Mike Kelly表示。“今天，主流是2μm/2μm，从现在到2022年会发展到1.5μm/1.5μm。1.5μm/1.5μm将在未来三到四年内解决 90% 的高密度扇出产品。对于一些精选产品，从明年开始，前沿将是 1μm/1μm。”

并非所有的扇出都是一样的。如今，扇出有三种制造流程——芯片先装/面朝下、芯片先装/面朝上和芯片后装。

eWLB和其他类型是使用芯片先装/面朝下方法制造的。“在这种方法中，单个芯片被放置在一个临时载体上的热释放粘合剂中。模具被包覆成型在载体上。由此产生的带有芯片的重组塑料晶圆与载体分离，RDL直接连接到芯片焊盘上。“日月光（ASE）的Hunt介绍。

芯片先装/面朝上是不同的。“传入的晶圆首先在芯片焊盘上镀上铜柱。然后将裸片分离并将裸片朝上放置在临时载体上的热释放粘合剂中。模具被包覆成型在载体上。将得到的带有裸片的重构塑料晶片从载体上剥离。RDL现在连接到暴露的铜柱表面。”Hunt表示。

芯片后装是另一种选择。首先，在临时载体上形成RDL。“将裸片倒装连接到载体上的RDL 上并包覆成型。然后释放载体，并完成最终的后端处理。”Hunt表示。

芯片后装也会面临一些挑战。在此过程中，重构的晶片容易翘曲。然后，当芯片嵌入化合物中时，它们往往会移动，从而导致芯片移位等不良影响。这会影响产量。

针对翘曲有一些解决方案。在 ECTC 上，Brewer Science 发表了一篇关于单层机械剥离粘合剂的论文。“这项工作中提出的材料可以提供优于其他材料系统的几个优势，例如 1) 超薄晶圆处理；2) 高热稳定性；3) 高应力基板低翘曲；4) 单一涂层和烘烤以降低拥有成本并提高产量，以及 5) 简单的材料清洁。”Brewer Science 的高级项目经理 Xiao Liu 说。其他人也为这项工作做出了贡献。

移动扇出

展望未来，供应商继续开发扇出技术，其分为两个部分——标准密度和高密度。面向移动和物联网，标准密度扇出被定义为具有少于 500 个 I/O 和大于 8μm 线宽/间距的封装。面向高端系统，高密度扇出具有超过 500 个 I/O 和小于 8μm 的线宽/间距。

然而，事情并没有那么简单。每个供应商可能有多种标准和高密度扇出选项。并且每个选项可能有不同的配置、封装尺寸和集成方案。

可能需要记分卡来解读这些选项。了解市场的一种方法是寻求扇出的一些主要应用，即智能手机、计算和网络。扇出也在汽车和物联网中得到应用。

智能手机代表一种应用。一段时间以来，Apple 在 iPhone 中应用了扇出，用于封装一个关键设备——应用处理器。手机还包含大量其他芯片，所有这些芯片都需要混合封装类型。

并非所有智能手机都包含高级封装，尤其是应用处理器。今天，许多手机都为处理器采用了传统的倒装芯片BGA封装。这些封装更便宜，更成熟。

尽管如此，Amkor、ASE、JCET 和 TSMC 正在分别为最新的智能手机开发扇出封装。在最新的例子中，TSMC推出了一种新的手机扇出技术，称为 InFO_B。该封装类似于其当前的 InFO 封装，其中DRAM芯片堆叠在逻辑部件上。在 InFO_B 中，TSMC 开发封装的底部（逻辑）。但在一个重大变化中，DRAM 堆叠或附加过程由第三方进行，例如 OSAT，而不是TSMC。

这使客户可以灵活地将来自不同供应商的 DRAM 芯片集成到封装中。“它提供了比倒装芯片解决方案更好的电气性能。”TSMC先进封装业务发展总监 Jerry Tzou在一次演讲中说。

扇出也正在为 5G 中的基础设施开发。如今，运营商正在以低于 6GHz 的频率部署 5G 网络。一些运营商正在部署使用 26GHz、28GHz 和 39GHz 毫米波频段的下一代 5G 网络。

业界正在为 5G 毫米波开发新的 IC 封装。这些封装将射频芯片和天线组合在同一单元中，称为封装天线 (AiP)。这些新的集成天线方案背后的想法是使射频芯片更靠近天线，以增强信号并最大限度地减少系统中的损耗。

在ECTC上，Fraunhofer IZM、柏林技术大学和 GlobalFoundries 描述了涉及为小型蜂窝基站开发5G毫米波模块的项目。该项目涉及开发具有 AiP 的芯片后装双模压扇出封装。

该封装集成了两个模块。底部模块由模拟前端 IC 组成，基于 GlobalFoundries 的 22nm FD-SOI 技术。顶部模块集成了两个天线。

“目标封装尺寸为 10 x 10mm²，集成天线阵列由 2 x 2 贴片天线阵列组成，可在28GHz和 39GHz双频段运行，两个频段所需的最小阻抗带宽为 400MHz，” Fraunhofer IZM组长Tanja Braun在ECTC的一篇论文中表示。

2.5D vs. 扇出

同时，一些供应商正在为高端计算和网络市场开发扇出型封装。在某些情况下，高端系统在板上集成了不同的芯片，例如处理器、内存等等。但是，在板上放置分立芯片会占用太多空间，而且设备之间的数据迁移效率低下。

这就是2.5D适用的地方。通过在2.5D封装中放置多个芯片，OEM能够以更小的外形实现更多功能。2.5D封装使得芯片结合得更紧密，内存带宽更大。

2.5D还设计用于处理更大的芯片架构。在某些情况下，芯片架构由多个裸片组成，无法安装在单个中介层上。这就需要两个或更多的中介层容纳所有裸片。

为了开发更大的中介层，芯片制造商使用光刻扫描仪器在晶圆上图形化多个中介层。扫描仪可以打印26mm x 33mm区域尺寸的特征。

因此，掩模版尺寸的中介层大约为26mm x 33mm。同时，在晶圆厂中，供应商可能会采用两个独立的中介层并将它们缝合在一起，从而制作一个更大的中介层，可以在2.5D封装内容纳更多裸片。

总而言之，2.5D速度快，能提供更多I/O，但价格昂贵。因此，业界正寻求更低成本的替代品。TechSearch International 总裁 Jan Vardaman 表示：“我们将看到更多应用于高性能应用的大面积扇出作为硅中介层的替代品。”

Amkor, ASE, TSMC和其他公司分别致力于大面积、高精度扇出，能够支持多种逻辑芯片和HBM。所有这些芯片都采用标准封装尺寸。

扇出也正超出了一倍光刻掩膜版尺寸。例如，在ECTC中，TSMC发表了关于2.5倍掩膜版尺寸扇出（2100mm²）和110 x 110mm²基板的论文。该封装有5层2μm/2μm的RDL。

该封装是网络设备的理想选择。通常，网络供应商开发大型ASIC来处理这些系统中的交换功能。但是每一代的ASIC都变得越来越大，成本也越来越高。因此，一些供应商将大型ASIC分解为更小的芯片，并把它们集成在一个封装内。多芯片模块（MCM）是一个选择。MCM是指将分立芯片集成在模块内，其RDL可以为15μm/15μm。

扇出是另一个选择。在网络系统中的一种配置中，TSMC扇出型封装可以包含两个逻辑芯片和8个I/O芯片。逻辑芯片位于封装中间，四个边沿的每一侧都包含两个I/O芯片。

据TSMC研究员YP Chiang在ECTC上发表的一篇论文，TSMC的新型扇出封装使用具有更多I/O 的更细间距 RDL，性能比 MCM 高 7 倍。

其他供应商也在开发大面积扇出。诀窍是在不适用中介层的情况下连接封装中的多个芯片。

一段时间以来，ASE一直在开发被称为扇出基板上芯片（FOCoS）的扇出技术，包括芯片先装和芯片后装的版本。

ASE在ECTC上描述了新技术sFOCoS，这是一种具有硅桥的扇出封装。基本上，桥接器由带有布线层的微小硅片组成，连接封装内的芯片。

这不是一个新概念。英特尔早开发出用于封装的硅桥。现在，Amkor、ASE和TSMC正在开发类似的技术。

“硅桥技术的优势在于提供更好的可扩展性和设计灵活性，允许线间距小于1μm X 1μm的高密度芯片到芯片互连。”ASE 工程和技术营销总监 Lihong Cao在演示文稿中表示。

在一种配置中，ASIC和HBM在扇出封装中并排堆叠。ASE的桥接器嵌入到封装内，将ASIC连接至HBM。桥接芯片尺寸为 6mm x 6mm，凸块间距为 55μm。

同时，Amkor描述了一种桥接/连接技术，称为S-Connect。“S-Connect技术是使用多种功能的多芯片扇出中介层开发的，例如可以集成无源器件和有源器件的芯片到芯片连接。” Amkor研发工程师JiHun Lee 在ECTC上表示。

Amkor的解决方案有两种配置。第一种选择类似于小型细间距硅中介层。第二种选择使用在模致化合物中制造的多层RDL。

更多扇出

其他扇出类型也在进行中。例如，A*STAR描述了用于深度神经网络的扇出型封装。该封装包括四个基于22nm FD-SOI的裸片。这些芯片基于芯片到芯片的PHY级标准，使用英特尔高级接口总线（AIB）进行连接。

然后，ECTC、JCET和Wingcomm描述了一种用于光纤通信（FOC）应用程序的密封eWLB技术。封装中集成了两个FOC设备，包括一个2.5Gb/s的光接收器/发射器和一个100Gb/s的四通道发射器。

总结

显然，扇出是一种使能技术，为消费者提供新的封装选择。

随着这种封装方法的普及，随时间推移，预计有更多的封装选择。但即使对于最复杂的设计团队，整理并整合这些封装也并非易事。