前言
自从媒体曝光华为申请芯片堆叠的专利后，相关的新闻就层出不穷。
有人扬言，两颗14纳米芯片就能堆叠出7纳米芯片，就好像1+1=2。有人反对，说两杯50摄氏度的水倒在一起也不会变成100度。
那么，这两种说法到底哪种是对的呢？用两颗14纳米芯片真能堆叠出7纳米吗？
纳米前的数字只是文字游戏，先进与否要看晶体管密度
首先给大家看一张图，这张图比较了全球头部的晶圆代工企业（蓝：英特尔，红：台积电，绿：三星）制造自家对应命名工艺节点晶圆的晶体管密度。
晶体管密度越大，单位面积可容纳的晶体管数量越多，芯片性能就越强大。
从图中，你可以清晰地看到，即使同样的 14nm 工艺，各家的晶体管密度也是不一样的，其中，英特尔在各工艺节点的晶体管密度是最高的。英特尔的 14nm 改进了很多代，以致于被用户诟病是永远的 14nm+++++++。
这些纳米值实际上并不代表晶体管的尺寸，而是用于制造它们的制造技术。很久以前，晶体管的栅极间距与制造技术（nm值）相同，但现在情况并非如此。
英特尔的 14nm 节点的晶体管密度遥遥领先同节点台积电和三星，14nm+ 几乎可以媲美台积电和三星的 10nm 。到了英特尔的 10nm 节点，晶体管密度比台积电和三星的 7nm 密度还要高。由此可以看出，所谓的nm前的那个数字，在台积电和三星的宣传下已经成为了一个营销噱头，没有任何物理意义。
业界也没有通用的标准来计算这个值。不同的品牌有不同的计算方法。例如，台积电的10nm并不等同于三星的 10nm 。英特尔所谓的 10nm ，类似于台积电所说的 7nm 。因此，由于没有通用的标准，光是比较数字看不出到底是谁先进，最简单的还是比较晶体管的密度。
回到那个问题，用两颗14纳米芯片真能堆叠出7纳米吗？
根据可查资料，台积电（TSMC）在2013年开始生产16nm FinFET，2013-2016年的晶体管密度为 28.88 Mtr/mm² (百万晶体管 / 每平方毫米)，后于2017年推出密度为33.8 Mtr/mm² 的 12nm 工艺。中芯国际（SMIC）在2019年时推出自家的 14nm 工艺，密度为 30 Mtr/mm²。
再来看看7纳米工艺节点的数据。三星的 7nm 晶体管密度为 95.08-100.59 Mtr/mm²。台积电的初代 7nm 晶体管密度为 91.2-96.5 Mtr/mm²，中芯国际采用 N+1(> 7nm) 的晶体管密度为 89 Mtr/mm²。
如果采用堆叠方案，在同样面积中堆叠多颗 14nm 制程芯片。以中芯的 14nm 30 Mtr/mm² 为例，至少要堆叠三颗，才能达到自家 N+1(> 7nm) 89 Mtr/mm² 的工艺水平；要达到英特尔 10nm、台积电和三星 7nm 的水准，要堆叠三颗半左右才能达到同样的密度，这个功耗和发热已经很大。
如果在往上看呢，台积电 5nm EUV 的晶体管密度为171.3 Mtr/mm²，假设不考虑功耗问题，14nm 想要到达 5nm 的水准，也要堆六颗才能。
由此也可以得出，在芯片堆叠中所谓 1+1=2 的这种线性推算的说法是不正确的。
目前最新的3纳米节点，晶体管密度已经上升到 200 Mtr/mm² 左右，是非常恐怖的数字。
前文提及，有人用两杯50摄氏度的水倒在一起也不会变成100度的说法来驳斥 1+1=2，其实这也不太恰当。
正确的理解是，我们可以把“芯片里的晶体管”理解成是“糖”，将一个芯片也就是一个封装体理解为“一个杯子”，将固定面积的、承载芯片的基板理解为“被子里的水”。2.5D / 3D 堆叠，其实就是，在一个封装体里固定面积堆叠多颗芯片，等于在一个杯子里加了几倍的糖，但是没加水，所以变甜了。
结论
很可惜，芯片堆叠中不可用线性的思路来推演，两颗14纳米芯片并不能堆叠出7纳米芯片。
堆叠在制程受限时，在成本和技术可行性上都是非常有优势的，这也是未来半导体势在必行的发展道路。可以预见的是，未来如果堆叠技术开始流行，并在大众级消费产品中得到普及，将会消耗更多的普通芯片以制成更高性能的芯片。在此之前，能耗和发热是首先需要克服的问题。
特别声明：以上内容(如有图片或视频亦包括在内)为自媒体平台“网易号”用户上传并发布，本平台仅提供信息存储服务。
Notice: The content above (including the pictures and videos if any) is uploaded and posted by a user of NetEase Hao, which is a social media platform and only provides information storage services.
