小芯片3D封装技术日臻完善，UCIe联盟正式发布UCIe 2.0规范

广大数码硬件爱好者朋友都知道，现阶段芯片（包括处理器，尤其是桌面级处理器）已进入一个瓶颈期，研发难度越来越大，成本越来越高，性能提升也越来越缓慢，整体不如人意，这其实是由于诸多方面因素所决定的。

为了解决这个问题，一种可行的方案是把一个大芯片分成若干个小芯片（ Chiplet），最后再封装在一起，这样可以降低研发难度和制造成本，提升性能会更容易。

但是，如果要把多个小芯片封装在一起，就必须要考虑互联标准，需要从芯片设计到最终制造等环节通盘考虑。这项工作很复杂庞大，不是任何单一公司可以实现的，需要由上下游产业链共同通力合作才能实现。

UCIe（Universal Chiplet Interconnect Express）联盟就是一个这种性质的组织，该联盟成立于2022年3月，是一个开放的产业联盟。

该组织的目标是共同制定小芯片之间的互联标准，使芯片厂商开发、构建和管理包含来自不同供应商的小芯片的系统级封装变得更加容易。

该联盟主要成员包括英特尔、AMD、Arm、高通、台积电、三星、日月光、Google Cloud、Meta和微软等巨头，在业界具有很大的影响力。

8月6日，UCIe联盟发布了最新的UCIe 2.0版本，对相关标准进行了进一步简化和规范，并新增了某些功能。

目前，如果小芯片来自多个供应商，在进行封装的时候必须为每个小芯片使用多个管理框架。UCIe 2.0规范简化了这一过程，引入了标准化的可管理性系统架构，可解决整个封装过程中跨多个小芯片的可管理性、可测试性和更加方便地进行调试。

UCIe 2.0规范还定义了可选的UCIe DFx 架构 （UDA），它的作用是可以在每个小芯片中集成与供应商无关的测试、遥测和调试功能，以简化多芯片系统级封装的开发调试。

UCIe 2.0规范的一个重要改进和功能是支持3D封装，与现有的2D和2.5D封装技术相比，可进一步改善功耗。并针对混合键合进行了优化，可支持10微米–25微米、 1微米或更小的凸块，提供更高的灵活性和可扩展性。

最后，UCIe 2.0规范还优化改进了封装过程，以确保互操作性和有效的合规性测试。作用是根据已知良好的参考UCIe实现去验证被测设备的功能，相当于为测试物理组件、适配器和协议建立了一个初始框架。

UCIe 联盟总裁兼三星公司副总裁Cheolmin Park（下图）表示：

“UCIe联盟目前正在为各种小芯片的研发和制造赋能，以满足快速变化的半导体行业的需求。UCIe 2.0规范建立在以前的迭代基础上（兼容UCIe 1.0和UCIe 1.1），通过开发全面性的解决方案，以降低小芯片之间的互联难度，这是UCIe联盟致力于促进目前正在蓬勃发展的、开放式小芯片生态的最新进展。”

有些朋友看到这里，可能会觉得多小芯片3D封装技术和UCIe 2.0规范离我们还很遥远，事实并非如此。相关技术早已在服务器及处理器和部分消费级处理器中得到应用，未来其应用前景和所发挥的作用只会越来越重要。

注：图四和图五为英特尔公司相关技术的参考图，并非UCIe联盟所展示的图片，仅供参考。