铠侠详细介绍BICS 8 NAND

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Kioxia 和西部数据于 2023 年 3 月宣布提供 BiCS 8 样品。我们在报道 Kioxial 的2Tb QLC NAND 设备和报道西部数据的 128 TB QLC 企业级 SSD 概念验证演示时，曾简要介绍过其 CMOS 键合阵列 (CBA) 方案。现在，我们获得了更多见解。

传统上，闪存芯片的制造涉及在闪存阵列外围放置相关逻辑电路（CMOS 工艺）。然后，该工艺将 CMOS 置于单元阵列下方，但晶圆开发过程是串行化的，首先制造 CMOS 逻辑，然后制造顶部的单元阵列。然而，这有一些挑战，因为单元阵列需要高温处理步骤来确保更高的可靠性，这可能对 CMOS 逻辑的健康有害。得益于晶圆键合技术的最新进展，新的 CBA 工艺允许并行独立处理 CMOS 晶圆和单元阵列晶圆，然后将其拼接在一起，如上图所示。

BiCS 8 3D NAND 包含 218 层，而 BiCS 5 包含 112 层，BiCS 6 包含 162 层。该公司决定跳过 BiCS 7（或者说，它可能是作为内部测试工具的短命一代）。这一代保留了 BiCS 6 的四平面电荷陷阱结构。在其 TLC 化身中，它可用作 1 Tbit 设备。QLC 版本有两种容量 - 1 Tbit 和 2 Tbit。

Kioxia 还指出，虽然层数 (218) 与竞争对手的最新层数相比并不占优势，但其横向扩展/单元缩小使其在位密度和运行速度 (3200 MT/s) 方面具有竞争力。作为参考，美光最新出货的 NAND - G9 -有 276 层，TLC 模式下的位密度为 21 Gbit/mm²，运行速度高达 3600 MT/s。然而，其 232L NAND 运行速度仅为 2400 MT/s，位密度为 14.6 Gbit/mm²。

必须指出的是，CBA 混合键合工艺优于其他供应商目前使用的工艺，包括美光的 CMOS 阵列下 (CuA) 和 SK 海力士在 2010 年代后期开发的 4D PUC（芯片下外围）。预计其他 NAND 供应商最终也将转向 Kioxia 使用的混合键合方案的某种变体。

BiCS FLASH第 8 代所应用的新技术概述

BiCS FLASH™ 第 8 代是铠侠最新的高性能高存储密度 3D 闪存。数据以 3.2Gbps 的速度传输到外部，而数据在内部读取和编程的时间分别为 40μs 和 205MB/s。通过 218 条world-lines堆叠，1Tb TLC（三层单元）产品的存储密度可很好地扩展到 18.3Gb/mm2是目前全球在2xx（约218-236）字线堆叠技术节点上最高的。为了提升性能和内存密度，我们在BiCS FLASH™第八代上应用了CBA（CMOS Direct Bonded to Array）和OPS（On Pitch SGD）两项新技术（图1）。下面简单介绍一下这两项技术。

BiCS FLASH™ 由两个组件组成：存储数据的存储单元阵列和控制存储单元阵列的 CMOS 电路。在过去的技术节点中，CMOS 电路和存储单元阵列都制造在单个晶圆上。因此，适用的工艺条件有限，因为两者之间的有利工艺条件不同。为了解决这个问题，我们开发了 CBA 技术，其中两个晶圆分别用于 CMOS 电路和存储单元阵列，然后进行粘合。由于工艺条件针对 CMOS 电路和存储单元阵列进行了独立优化，因此 CBA 的性能有望得到提升。例如，我们在 BiCS FLASH™ 第 8 代的存储单元制造过程中采用了高温工艺，这不适用于非 CBA 类型，因为 CMOS 性能会严重下降，并且最大限度地减少了相邻存储单元之间的电气干扰（图 2）。

接下来，我们将解释 OPS。在 BiCS FLASH™ 中，通过向字线、位线和选择门施加电压的组合，唯一地选择要访问的存储单元。选择门在四条存储串线之间共享，并且每个选择门由绝缘体电隔离。当我们在平面方向上观察选择门和存储串的配置时，分离选择门的绝缘体（绝缘体缝隙）与过去技术节点中不用作存储单元的虚拟存储串重叠。另一方面，在 OPS 中，绝缘体缝隙位于电激活存储串之间，并且消除了虚拟存储串以增加存储密度（图 3）。

通过采用新开发的 CBA 和 OPS 技术，我们成功将性能和内存密度提升至 BiCS FLASH™ 第 8 代上述水平。

https://www.anandtech.com/show/21519/kioxia-details-bics-8-at-fms-2024

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