台积电分享 2nm 工艺深入细节：功耗降低 35% 或性能提升15%!

台积电在本月早些时候于 IEEE国际电子器件会议（IEDM）上公布了其N2（2nm级）制程的更多细节。该新一代工艺节点承诺实现24%至35%的功耗降低或15%的性能提升（在相同电压下），同时其晶体管密度 是 上一代 3nm制程 的 1.15倍。这些显著优势主要得益于台积电的全栅极（Gate-All-Around, GAA）纳米片晶体管、N2 NanoFlex设计技术协同优化（DTCO）能力，以及IEDM会上详述的其他创新。

全栅极纳米片晶体管允许设计师调整通道宽度，以在性能和功耗效率之间实现平衡。此外，台积电的N2制程引入了N2 NanoFlex DTCO，使设计师能够开发面积最小且功耗效率优化的短单元，或者性能优化的高单元。这项技术还包括六种阈值电压级别（6-Vt），覆盖200mV范围，通过台积电第三代基于偶极子的整合技术实现，涵盖n型和p型偶极子。

N2的技术亮点：

N2在工艺和器件层面引入的创新不仅通过优化片厚、结、掺杂激活和应力工程提高了晶体管驱动电流，还通过降低有效电容（Ceff）实现了业界领先的能效。这些优化共同带来了N型和P型纳米片晶体管分别约70%和110%的I/CV速度提升。

与FinFET相比，N2纳米片晶体管在0.5V至0.6V的低电压范围内提供了显著更高的每瓦性能。工艺和器件优化使时钟速度提升约20%，同时在0.5V运行时待机功耗降低约75%。此外，结合N2 NanoFlex和多种阈值电压选项（Multi-Vt），进一步增强了高逻辑密度下设计节能处理器的灵活性。

在静态随机存取存储器（SRAM）方面，由于GAA纳米片晶体管的阈值电压波动（Vt-sigma）更小，N2实现了大约38Mb/mm²的2nm SRAM密度，创下新纪录。相较于基于FinFET的设计，N2的最低运行电压（Vmin）对于高电流（HC）宏单元降低了约20mV，而高密度（HD）宏单元降低了30-35mV。这些改进使SRAM在约0.4V的电压下仍能够稳定地进行读写操作，同时保持高良率和可靠性。

导线和电路优化：

除了新型晶体管外，N2制程采用全新的中间层（MoL）、后端层（BEOL）和远后端层（Far-BEOL）导线，电阻降低了20%，性能效率进一步提升。N2的MoL引入了无阻挡层的钨导线设计，垂直栅极接触电阻减少55%，振荡器频率提高约6.2%。此外，第一金属层（M1）采用一次EUV曝光和单次蚀刻工艺（1P1E），减少了复杂性、掩模数量，并提高了整体工艺效率。台积电表示，M1的1P1E工艺将标准单元电容降低了近10%，节省了多个EUV掩模。

N2还将金属（My）和通孔（Vy）电阻降低了10%，并为高性能计算（HPC）应用提供了超高性能MiM（SHP-MiM）电容器，其电容密度约为200fF/mm²，通过减少瞬态电压下降（Voltage Droop），帮助实现更高的最大运行频率（Fmax）。

3D堆叠支持：

N2技术还引入了一种全新的铜RDL选项，配备平整钝化层和贯穿硅通孔（TSV），优化用于正面对正面或正面对背面3D堆叠，SoIC键合间距为4.5μm，适用于人工智能（AI）、高性能计算（HPC）甚至移动设备设计。

投产时间：

台积电计划于2025年下半年开始N2制程技术的量产。

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