台积电巨型芯片计划

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随着台积电准备扩大其芯片封装技术的物理规模，半导体行业正迈向一个重要的里程碑。在最近的北美技术研讨会上，台积电详细介绍了新一代CoWoS（晶圆上芯片封装）技术的计划，该技术能够组装比目前量产的芯片尺寸大得多的多芯片处理器。

如今的高端处理器，尤其是那些支持数据中心和人工智能工作负载的处理器，已经依赖多芯片设计来满足对性能和内存带宽不断增长的需求。台积电目前的 CoWoS 解决方案可容纳面积高达 2,831 平方毫米的中介层，是标准光掩模版面积的三倍多，而受 EUV 光刻技术的限制，标准光掩模版面积仅为 830 至 858 平方毫米。

该技术已经应用于 AMD 的 Instinct MI300X 和 Nvidia 的 B200 GPU 等产品，这些产品将大型计算芯片组与高带宽内存堆栈结合在一起。

然而，随着人工智能和高性能计算应用的复杂性不断增长，对更多硅的需求也日益增长。为了应对这一挑战，台积电正在开发一种全新的 CoWoS-L 封装技术，预计最早于明年推出，该技术支持面积高达 4,719 平方毫米（约为光罩极限的 5.5 倍）的中介层，并需要 100×100 毫米的基板尺寸。这将允许最多 12 个高带宽存储器堆栈，相比现有能力有显著提升。

台积电预计，采用该技术制造的芯片将提供比当今领先设计高出三倍半的计算性能，有可能满足 Nvidia Rubin GPU 等即将推出的处理器的需求。

展望未来，台积电计划突破极限，推出更大的封装：将 7,885 平方毫米的中介层安装在 120×150 毫米的基板上，其尺寸略大于标准 CD 盒。这意味着光罩面积将超出极限 9.5 倍，几乎是该公司之前 8 倍光罩封装面积的两倍。

如此庞大的组件可以容纳四个 3D 堆叠集成芯片系统、十二个 HBM4 内存堆栈和多个输入/输出芯片，为性能和集成树立了新的标杆。

对于性能要求极高的客户，台积电还提供晶圆级系统 (SoW-X) 技术，该技术能够将整块晶圆集成到单个芯片中。目前，只有 Cerebras 和特斯拉等少数公司将晶圆级集成用于专用 AI 处理器，但随着超大尺寸芯片需求的增长，台积电预计该技术将得到更广泛的应用。

这些庞然大物处理器面临着巨大的工程挑战。为大型多芯片组件供电需要创新的解决方案，因为它们需要数千瓦的功率，远远超出了传统服务器设计的承受能力。

为了解决这个问题，台积电正在将先进的电源管理电路直接集成到芯片封装中。该公司利用其N16 FinFET技术，将单片电源管理IC和晶圆上电感器嵌入到CoWoS-L基板中，从而实现电源在封装中的高效传输。

这种方法降低了电阻并提高了电源完整性，从而实现了动态电压调节和对不断变化的工作负载的快速响应。嵌入式深沟槽电容器进一步稳定了电气性能，滤除了电压波动，确保在高计算负载下可靠运行。

这些进步反映了向系统级共同优化的更广泛转变，其中电力输送、封装和硅设计被视为相互关联的元素，而不是单独的关注点。

然而，向更大尺寸的芯片封装迈进并非没有挑战。新基板的物理尺寸，尤其是 100×100 毫米和 120×150 毫米的尺寸，正在突破现有模块标准（例如 OAM 2.0）的极限，并且可能需要新的系统和电路板设计方法。

热管理是另一个关键挑战。随着处理器尺寸和功耗的增长，它们会产生大量的热量。硬件制造商正在探索先进的冷却技术，包括直接液冷和浸没式冷却，以保持这些芯片高效运行。

台积电已与合作伙伴合作开发用于数据中心的浸入式冷却解决方案。这些解决方案即使在高负载下也能显著降低能耗并稳定芯片温度。然而，将这些冷却技术直接集成到芯片封装中仍然是未来的挑战。

https://www.techspot.com/news/107695-tsmc-unveils-plans-giant-ai-chips-meet-surging.html

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